实验 45 验证性实验——计数器逻辑功能测试
一．实验目的
1．验证用触发器构成的计数器计数原理； 2．掌握测试中规模集成计数器功能的方法；
3. 学习和掌握用中规模集成计数器接成任意进制计数器的方法； 二．实验原理
Q0
Q1
Q2
Q3
Rd
CP0
Rd Q C1 1D
CP1
Rd
Q Q
Rd
CP2
Q
Rd
CP3
Q
Q
C1 1D
C1 1D FF2
Q
C1 1D FF3
Q
FF0
FF1
图 45-1 4 位二进制异步递增加法计数器
计数器种类很多， 有同步计数器和异步计数器两大类。
在同一时钟操作下同时发生的称为同步计数器， 根据对脉冲个数进行增减运算的作用， 较齐全的中规模集成计数器。
计数器中所触发器状态的变化都
而在异步计数器中， 触发器状态的变化则不
是同时发生的。 根据计数制的不同， 又分为二进制计数器， 十进制计数器和任意进制计数器。
又分为递增加法、 递减减法计数器和可逆计数器。
TTL 还是 CMOS 集成电路，都有品种
还
有可预置数和可编程序功能计数器等。目前，不管是
l ．用 D 触发器构成的异步二进制加／减计数器 用 4 只 D 触发器按图 45-1 所示连接起来可构成
4 位二进制异步加法计数器。由图知，
D 触发器 FF0 的 CP输入
每只 D 触发器是接成 T’触发器的形式，时钟脉冲只作用在第一个
端，每输入一个计数脉冲， FF0 就翻转一次。 由于 D 触发器是上升沿触发， 当 Q0 由 1 变 0、
Q0 由 0 变 1 时， FF1 翻转；当 Q1 由 1 变 0、 Q1 由 0 变 1 时， FF2 翻转，依此类推，可分析
出本电路是一个 4 位二进制加法计数器。由于 数器。
4 个 D 触发器不是同时工作，所以是异步计
分析其工作过程，可得出其状态图和时序图如图 45-2 和图 45-3 所示。
若将 图 45-1 所示 稍加改 动，断开 Q 与下一 级 CP 的连接 (仍保留 Q 端与本 级 1D 端的相
连， )，将低位触 发器的 Q 端与高一位的 CP 端相连接，即构成了一个 4 位二 进制减法 计数器，工作原理 读者 自行分析。
16 15 14 13 12 11 10 9 VDD D0 CR BO CO LD D2 D3
Q3Q2Q1Q
CD40192
D1 Q1 Q0 CPDCPU Q2 Q3 V SS
1 2 3 4 5 6 7 8
0000
0001
0010
0011
0100
0101
0110
0111
(a)CD40192 引脚图
1111
1110
1101 1100 1011 1010 1001
1000
D 0 D 1 D 2 D 3
图 45-2 图 45-1 所示电路的状态图
Q0 Q1 Q2 Q3
CP Q0
CPU CPD
Q1 Q2
CR CO BO LD
(b)CD40192 逻辑符号图
Q3
2．中规模十进制计数器
CD40192 是专用的集成同步十进制可逆计数器，
其引脚排列及逻辑符号如图
图 45-4 中 CD40192 各引脚功能介绍如下：
双时钟输入， 具有清零和置数等功能，
Q3 和 D3 是最高位。
45-4 所示，读数时要注意的是，
LD — 非同步 (亦称异步 )置数端
CPD— 减计数端
CPU —加计数端
CO— 非同步进位输出端 CR— 清除端
Q3、 Q2、Q1、 Q0— 数据输出端
BO — 非同步借位输出端
D 3、 D2、D 1、 D0— 计数器预置数输入端
CD40192( 同 74LS192 ，二者可互换使用 )的功能如表 45-1 所示，说明如下：
表 45-1 CD40192 功能表
输 CPD
╳╳ ╳╳d ↑ 1
1 ↑
入 D 3
D 2 ╳╳
c
╳ ╳
╳ ╳
输 Q3 0 d
Q2 0 c
出 Q1 Q0 0 b
当清除端 CR 为高电
0 a
CR LD CPU 1 0 0 0
D1 b ╳ ╳
D 0 ╳╳
a ╳ ╳
╳ 0 1 1
平 “1时”，计数器直接清零，这种清零与 CP 脉冲无关
加计数 减计数
的方式称为异步清零； CR 置低电平则执行其它功能。
当 CR 为低电平，置数端 LD 也为低电平时，数据直接从置数端
计数器。
D 0、D1、 D2、D 3 置入
当 CR 为低电平， LD 为高电平时，执行计数功能。进行递增加计数时，减计数端
接“1，”计数脉冲由加计数端 CPU 输入；在计数脉冲上升沿进行 行递减减计数时， 加计数端 CPU 接 “1，”计数脉冲由减计数端 码十进制加、减计数器的状态转换表。进位
CPD
8421 码十进制加法计数。 执 CPD 输入，表 45-2 所示为 8421
CO 、借位 BO 与脉冲的关系详见本实验附录。
D0D1D2D3
D0 D1D2D3
表 45-2 状态转换表
输入脉冲减个数
Q3
加计数 6
0
1
CD40192(1)
C
O
CD40192(2)
C
O
0 1
0 0
2 3
0
0
4
0
5
0
7
0
8 9
1
CPU
CPU
输出
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
Q2 Q1 Q0 减计数
0 0 0 0 0 1
0 0 1 1 0 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0 0 0 0 1
图 45-5 CD40192 扩展计数级联电路
3．计数器的级联使用
如果要计算超过 10 位的数字，必须使用两个以上十进制计数器级联实现，连接方式是利用同步计数器的进位 CO (或借位 BO )端，借助进位或借位信号驱动下一级计数器。
图 45-5 所示的电路是由两个十进制计数器组成的
100 进制计数器， 100 以内的任意进
制计数器均可在图中适当连接实现。
三．实验设备与器件 1． +5V 直流电源 4．逻辑电平开关 四．实验预习
1．复习计数器原理，绘出各实验内容的逻辑电路图和实际接线图。 2．拟出各实验内容所需的测试记录表格、状态图。 3．熟悉实验所用集成块的引脚排列和功能。 4．电路仿真
2．双踪示波器 5．逻辑电平显示器
3．单次和连续脉冲源 6．译码显示器
7． 74LS74 ×2(CD4013)( 见实验 44)； CD40192×3(74LS192) ( 见图 45-4)
D 触发器构成 4 位二进制加法计数器，仿真电路如图 45-6 所示，原理与图 45-1 所示相
同。计数脉冲由函数信号发生器给出，计数输出由
Q1、Q2、 Q3 、Q4 这 4 个指示器表示。
Q2
Q3
Q4
Q1
函数信号发生器
XFG1
6 SD1 5 D1 3
O1 1
6 SD1 5 D1 3
CP1
O1 1
6 SD1 5 D1 3
CP1
O1 1
6 SD1 5 D1 3
CP1
O1 1
~O1 2
~O1 2
~O1 2
~O1 2
4 CD1
CP1 U1A
U1B
U2A
U2B
4 CD1
4 CD1
4 CD1
4013BD_5V 4013BD_5V 4013BD_5V 4013BD_5V
图 45-6 4 位二进制异步加法计数器仿真电路
五．实验内容与步骤
1. 用 CD40192 实现 6 进制计数器 (用复位清 0 法实现 ) 2. 利用 CD40192 或 74LS192 设计一个 29 进制计 数器 . 六．实验报告要求
l ．（ 1）画出 实验线 路图
（ 2）记录 并整理 实验现 象、 实验 数据及 实验 所得的 结果 。 （ 3）对实验结 果进行分析。
2．总结使用集成计数器的体会。
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