(12)发明专利申请
(10)申请公布号 CN 105007044 A (43)申请公布日 2015.10.28
(21)申请号 201410157706.9(22)申请日 2014.04.18
(71)申请人清华大学
地址100084 北京市海淀区清华园北京
100084-82信箱(72)发明人池保勇 张欣旺 张泽宏 王志华(74)专利代理机构北京路浩知识产权代理有限
公司 11002
代理人李迪(51)Int.Cl.
H03D 7/16(2006.01)
权利要求书3页 说明书11页 附图8页
(54)发明名称
一种谐波抑制混频器(57)摘要
本发明公开了一种谐波抑制混频器，涉及无线通信技术领域，本发明通过设置2个第二正交电流型混频器，并且在同一时间内所述2个第二正交电流型混频器中只有1个工作，采用切换所述2个第二正交电流型混频器的工作状态的方式来解决相位不确定的问题，实现了相位和增益的精确匹配，提高了谐波抑制比。
C N 1 0 5 0 0 7 0 4 4 ACN 105007044 A
权 利 要 求 书
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1.一种谐波抑制混频器，其特征在于，所述谐波抑制混频器包括：2个第一跨导放大器、1个第二跨导放大器、2个第一正交电流型混频器、2个第二正交电流型混频器和1个本振信号产生器；
所述2个第一跨导放大器和2个第一正交电流型混频器一一对应连接，所述第二跨导放大器与所述2个第二正交电流型混频器分别连接，所述本振信号产生器产生8路相位为
及
所述为预设角度；
所述跨导放大器分别接收射频差分电压信号，将所述射频差分电压信号转换为射频电流信号，并将所述射频电流信号发送至与其连接的正交电流型混频器；所述正交电流型混频器接收输入的本振信号及所述射频电流信号，根据所述射频电流信号及本振信号实现混频，以输出4路正交信号；将各个正交电流型混频器所输出的正交信号中对应的每路正交信号分别进行叠加后，作为所述谐波抑制混频器的输出信号；
所述2个第一正交电流型混频器的本振信号按照下列两组相位顺序分别进行输入：一组相位顺序为
及
所述2个第二正交电流型混频器的本振信号按照下列两组相位顺序分别进行输入：一组相位顺序为
及
所述第一跨导放大器和第二跨导放大器之间的增益比例为1：
在所述谐波抑制混
及
另一组相位顺序为
及
另一组相位顺序为
的本振信号，
频器运行时，在同一时间内所述2个第二正交电流型混频器中只有1个工作。
2.如权利要求1所述的谐波抑制混频器，其特征在于，所述正交电流型混频器为无源的，并且每个正交电流型混频器均由具有相同结构的I路混频器和Q路混频器组成；
并且每个正交电流型混频器接收输入设所述射频电流信号的2个输入端为RFP及RFN，
的本振信号均依次为LOIP、LOIN、LOQP及LOQN，则所述I路混频器的输入信号为RFP、RFN、LOIP及LOIN，输出信号为IFIP及IFIN，所述Q路混频器的输入信号为RFP、RFN、LOQP及LOQN，输出信号为IFQP及IFQN。
3.如权利要求2所述的谐波抑制混频器，其特征在于，所述I路混频器包括：4个电阻、4个电容和4个NMOS管，
所述4个电阻的第一端分别与偏置电压VB连接，所述4个电阻与4个NMOS管一一对应，每个电阻的第二端与对应的NMOS管的栅极连接，第一NMOS管的源极、第二NMOS管的源极及所述射频电流信号的第一输入端RFP相互连接，所述第三NMOS管的源极、第四NMOS管的源极及所述射频电流信号的第二输入端RFN相互连接，所述第一NMOS管的漏极、第三NOMS管的漏极及第一正交信号输出端IFIP相互连接，所述第二NMOS管的漏极、第四NMOS管的漏极及第二正交信号输出端IFIN相互连接，第一电容的第一端与第一NMOS管的栅极连接，所述第二电容的第一端与第二NMOS管的栅极连接，所述第三电容的第一端的第三NMOS管的栅极连接，所述第四电容的第一端与所述第四NMOS管的栅极连接，所述第一电容的第二端
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权 利 要 求 书
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及第四电容的第二端均与第一本振信号输入端LOIP连接，所述第二电容的第二端及第三电容的第二端均与第二本振信号输入端LOIN连接。
4.如权利要求1所述的谐波抑制混频器，其特征在于，所述本振信号产生器的输入信号为以下两种：第一种为输入信号频率为输出信号频率2倍的2路差分信号，第二种为输入信号频率为输出信号频率1倍的4路正交信号。
5.如权利要求4所述的谐波抑制混频器，其特征在于，所述本振信号产生器包括：第一输入级缓冲器、2个第二输入级缓冲器、第一级2分频器、第二级2分频器、2个中间级缓冲器、相位插值8相信号产生电路、相位校准电路、与门阵列电路和输出级反相器阵列；
所述第一输入级缓冲器、第一级2分频器、第二级2分频器、相位校准电路、与门阵列电路和输出级反相器阵列依次连接，所述相位插值8相信号产生电路与所述第二级2分频器并联；第一种输入信号由所述第一输入级缓冲器进行缓存后，再经过所述第一级2分频器，以产生输出信号频率1倍的4路正交信号，产生的4路正交信号分别送入所述第二级2分频器和相位插值电路，所述第二级2分频器和相位插值8相信号产生电路分别产生8相信号，所述第二级2分频器和相位插值8相信号产生电路所产生的8相信号对应叠加后，被依次送入所述相位校准电路、与门阵列电路和输出级反相器阵列，以产生所述8路相位为
及
的本振信号；
所述2个第二输入级缓冲器的输出端与2个中间级缓冲器的输入端一一对应连接，所述2个第二输入级缓冲器的输出端与所述相位校准电路的输入端连接，所述2个中间级缓冲器的输出端与所述相位校准电路连接；第二种输入信号由所述2个第二输入级缓冲器进行缓存后，再分别送入所述2个中间级缓冲器和相位插值8相信号产生电路，所述相位插值8相信号产生电路产生8路相位为
及
的信号，所述2个第二中间
级缓冲器缓存后的4路信号分别与所述相位插值8相信号产生电路产生的相位为
及
的4路信号一一对应叠加，叠加后的4路信号及未进行叠
加的4路信号依次送入所述相位校准电路、与门阵列电路和输出级反相器阵列，以产生所述8路相位为
及
的本振信号。
6.如权利要求5所述的谐波抑制混频器，其特征在于，所述相位插值8相信号产生电路包括：2个两阶低通滤波器和4个相位插值电路，每个两阶低通滤波器的2个输出端均与所述相位插值电路的输入端连接。
7.如权利要求6所述的谐波抑制混频器，其特征在于，所述两阶低通滤波器包括：结构相同的正向两阶低通滤波器和负向两阶低通滤波器；
所述正向两阶低通滤波器包括：2个PMOS管、2个NMOS管、1个电容、2个电阻和2个可变电容，所述电容的第一端为正向输入端，电容的第二端与第一PMOS管的栅极、第一NMOS管的栅极及第一电阻的第一端分别连接，所述第一电阻的第二端与第一PMOS管的漏极、第一NMOS管的漏极、第一可变电容的第一端、第二电阻的第一端、第二PMOS管的栅极及第二NMOS管的栅极分别连接，所述第一PMOS管的源极、第二PMOS管的源极和电源端VDD相互连
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接，所述第一NMOS管的源极与第一可变电容的第二端、第二NMOS管的源极、第二可变电容的第一端及接地端VSS分别连接，所述第二电阻的第二端与第二NMOS管的漏极、第二PMOS管的漏极及第二可变电容的第二端连接，所述第二可变电容的第二端为正向输出端。
8.如权利要求6所述的谐波抑制混频器，其特征在于，所述相位插值电路包括：4个NMOS管和4个PMOS管，
第一PMOS管的源极与第二PMOS管的源极、第三PMOS管的源极、第四PMOS管的源极及电源端VDD分别连接，第一NMOS管的源极与第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极及接地端VSS分别连接，第一PMOS管的漏极与第一NMOS管的漏极、第三PMOS管的漏极及第三NMOS管的漏极分别连接，第二PMOS管的漏极与第二NMOS管的漏极、第四PMOS管的漏极及第四NMOS管的漏极分别连接，所述第一PMOS管的栅极和第一NMOS管的栅极连接后作为第一输入端，所述第二PMOS管的栅极和第二NMOS管的栅极连接后作为第二输入端，所述第三PMOS管的栅极和第三NMOS管的栅极连接后作为第三输入端，所述第四PMOS管的栅极和第四NMOS管的栅极连接后作为第四输入端，所述第二PMOS管的漏极作为第一输出端，所述第一PMOS管的漏极作为第二输出端。
9.如权利要求5所述的谐波抑制混频器，其特征在于，所述相位校准电路包括：4个结构相同的相位校准子电路，所述相位校准子电路均具有两个输入端和两个输出端，
每个相位校准子电路均包括：正向校准电路、负向校正电路和校准阵列；所述正向校准电路包括：2个NMOS管和2个PMOS管；第一NMOS管的栅极和第一PMOS管的栅极相连后作为第一输入端，第一PMOS管的源极与第二PMOS管的源极及电源端VDD分别连接，所述第一NMOS管的源极与第二NMOS管的源极及接地端VSS分别连接，第一PMOS管的漏极与第一NMOS管的漏极、第二PMOS管的栅极及第二NMOS管的栅极分别连接，第二PMOS管的漏极和第二NMOS管的漏极相连后作为第一输出端；
所述负向校准电路包括：2个NMOS管和2个PMOS管；第三NMOS管的栅极和第三PMOS管的栅极相连后作为第二输入端，第三PMOS管的源极与第四PMOS管的源极及电源端VDD分别连接，所述第三NMOS管的源极与第四NMOS管的源极及接地端VSS分别连接，第三PMOS管的漏极与第三NMOS管的漏极、第四PMOS管的栅极及第四NMOS管的栅极分别连接，第四PMOS管的漏极和第四NMOS管的漏极相连后作为第二输出端；
所述校准阵列连接于第一NMOS管的漏极和第三NMOS管的漏极之间；所述校准阵列包括：4个相互并联且结构相同的子阵列，每个子阵列均包括：2个宽长比相同的NMOS管，所述4个子阵列中的NMOS管的宽长比呈1:2:4:8，设所述子阵列中2个NMOS管分别为第五NMOS管和第六NMOS管，所述第五NMOS管的源极和第六NMOS管的源极相连，所述第五NMOS管的漏极与第六NMOS管的漏极相连，第五NMOS管的栅极与所述第一NMOS管的漏极连接，第六NMOS管的栅极与所述第三NMOS管的漏极连接。
10.如权利要求1～9中任一项所述的谐波抑制混频器，其特征在于，所述本振信号产生器产生的8路本振信号的占空比为25%且频率范围为100MHz～1.5GHz。
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说 明 书一种谐波抑制混频器
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技术领域
[0001]
本发明涉及无线通信技术领域，特别涉及一种谐波抑制混频器。
背景技术
在无线通信的射频信号接收链路中，混频器的作用是将输入射频信号下变频至中
频或者基带信号，以便后续模块进行处理。目前主流的混频器结构为无源混频器，其具有低噪声，高线性度的特点。但无源混频器所需要的本振信号为方波信号，其中包含有大量的谐波分量，在进行下变频操作时会将3倍和5倍本振频率处的干扰信号下变频到有用信号的频率处，降低接收机的信噪比。
[0003] 为了消除谐波混频效应对接收信号质量的影响，一种有效的方法是采用具有谐波抑制功能的混频器。假设f1,f2,f3为50%占空比的方波信号，彼此之间的相位差为45°，分别对它们进行傅里叶级数展开为：
[0002]
[0004]
[0005]
[0006]
[0007] [0008]
将f1,f2,f3进行叠加后，输出信号的傅里叶级数展开为：
最终输出信号中，仅包括基频信号和7阶谐波信号，偶数阶、3阶和5阶谐波均被抵
消。为了实现较高的谐波抑制比，需要相位和增益精确匹配。通常在未进行校准情况下，谐波抑制比仅为30～40dBc。
[0009]
发明内容
[0010] （一）要解决的技术问题
[0011] 本发明要解决的技术问题是：如何实现相位和增益的精确匹配，以提高谐波抑制比。
[0012] （二）技术方案
[0013] 为解决上述技术问题，本发明提供了一种谐波抑制混频器，所述谐波抑制混频器
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包括：2个第一跨导放大器、1个第二跨导放大器、2个第一正交电流型混频器、2个第二正交电流型混频器和1个本振信号产生器；
[0014] 所述2个第一跨导放大器和2个第一正交电流型混频器一一对应连接，所述第二跨导放大器与所述2个第二正交电流型混频器分别连接，所述本振信号产生器产生8路相位为
号，所述为预设角度；
所述跨导放大器分别接收射频差分电压信号，将所述射频差分电压信号转换为射频电流信号，并将所述射频电流信号发送至与其连接的正交电流型混频器；所述正交电流型混频器接收输入的本振信号及所述射频电流信号，根据所述射频电流信号及本振信号实现混频，以输出4路正交信号；将各个正交电流型混频器所输出的正交信号中对应的每路正交信号分别进行叠加后，作为所述谐波抑制混频器的输出信号；
[0016] 所述2个第一正交电流型混频器的本振信号按照下列两组相位顺序分别
[0015]
及的本振信
进行输入：一组相位顺序为
及
[0017]
及另一组相位顺序为
所述2个第二正交电流型混频器的本振信号按照下列两组相位顺序分别进
及
及
另一组相位顺序为
行输入：一组相位顺序为
[0018] 所述第一跨导放大器和第二跨导放大器之间的增益比例为1：，在所述谐波抑
制混频器运行时，在同一时间内所述2个第二正交电流型混频器中只有1个工作。[0019] 其中，所述正交电流型混频器为无源的，并且每个正交电流型混频器均由具有相同结构的I路混频器和Q路混频器组成；
[0020] 设所述射频电流信号的2个输入端为RFP及RFN，并且每个正交电流型混频器接收输入的本振信号均依次为LOIP、LOIN、LOQP及LOQN，则所述I路混频器的输入信号为RFP、RFN、LOIP及LOIN，输出信号为IFIP及IFIN，所述Q路混频器的输入信号为RFP、RFN、LOQP及LOQN，输出信号为IFQP及IFQN。[0021] 其中，所述I路混频器包括：4个电阻、4个电容和4个NMOS管，[0022] 所述4个电阻的第一端分别与偏置电压VB连接，所述4个电阻与4个NMOS管一一对应，每个电阻的第二端与对应的NMOS管的栅极连接，第一NMOS管的源极、第二NMOS管的源极及所述射频电流信号的第一输入端RFP相互连接，所述第三NMOS管的源极、第四NMOS管的源极及所述射频电流信号的第二输入端RFN相互连接，所述第一NMOS管的漏极、第三NOMS管的漏极及第一正交信号输出端IFIP相互连接，所述第二NMOS管的漏极、第四NMOS管的漏极及第二正交信号输出端IFIN相互连接，第一电容的第一端与第一NMOS管的栅极连接，所述第二电容的第一端与第二NMOS管的栅极连接，所述第三电容的第一端的第三NMOS管的栅极连接，所述第四电容的第一端与所述第四NMOS管的栅极连接，所述第一电容的第二端及第四电容的第二端均与第一本振信号输入端LOIP连接，所述第二电容的第二端及第三电容的第二端均与第二本振信号输入端LOIN连接。
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其中，所述本振信号产生器的输入信号为以下两种：第一种为输入信号频率为输
出信号频率2倍的2路差分信号，第二种为输入信号频率为输出信号频率1倍的4路正交信号。
[0024] 其中，所述本振信号产生器包括：第一输入级缓冲器、2个第二输入级缓冲器、第一级2分频器、第二级2分频器、2个中间级缓冲器、相位插值8相信号产生电路、相位校准电路、与门阵列电路和输出级反相器阵列；[0025] 所述第一输入级缓冲器、第一级2分频器、第二级2分频器、相位校准电路、与门阵列电路和输出级反相器阵列依次连接，所述相位插值8相信号产生电路与所述第二级2分频器并联；第一种输入信号由所述第一输入级缓冲器进行缓存后，再经过所述第一级2分频器，以产生输出信号频率1倍的4路正交信号，产生的4路正交信号分别送入所述第二级2分频器和相位插值电路，所述第二级2分频器和相位插值8相信号产生电路分别产生8相信号，所述第二级2分频器和相位插值8相信号产生电路所产生的8相信号对应叠加后，被依次送入所述相位校准电路、与门阵列电路和输出级反相器阵列，以产生所述8路相位为
及
[0026]
的本振信号；
所述2个第二输入级缓冲器的输出端与2个中间级缓冲器的输入端一一对应连接，所述2个第二输入级缓冲器的输出端与所述相位校准电路的输入端连接，所述2个中间级缓冲器的输出端与所述相位校准电路连接；第二种输入信号由所述2个第二输入级缓冲器进行缓存后，再分别送入所述2个中间级缓冲器和相位插值8相信号产生电路，所述相位插值8相信号产生电路产生8路相位为
及
的信号，所述2个第二中间
级缓冲器缓存后的4路信号分别与所述相位插值8相信号产生电路产生的相位为
及
的4路信号一一对应叠加，叠加后的4路信号及未进行叠
加的4路信号依次送入所述相位校准电路、与门阵列电路和输出级反相器阵列，以产生所述8路相位为
及
的本振信号。[0027] 其中，所述相位插值8相信号产生电路包括：2个两阶低通滤波器和4个相位插值电路，每个两阶低通滤波器的2个输出端均与所述相位插值电路的输入端连接。[0028] 其中，所述两阶低通滤波器包括：结构相同的正向两阶低通滤波器和负向两阶低通滤波器；
[0029] 所述正向两阶低通滤波器包括：2个PMOS管、2个NMOS管、1个电容、2个电阻和2个可变电容，所述电容的第一端为正向输入端，电容的第二端与第一PMOS管的栅极、第一NMOS管的栅极及第一电阻的第一端分别连接，所述第一电阻的第二端与第一PMOS管的漏极、第一NMOS管的漏极、第一可变电容的第一端、第二电阻的第一端、第二PMOS管的栅极及第二NMOS管的栅极分别连接，所述第一PMOS管的源极、第二PMOS管的源极和电源端VDD相互连接，所述第一NMOS管的源极与第一可变电容的第二端、第二NMOS管的源极、第二可变电容的第一端及接地端VSS分别连接，所述第二电阻的第二端与第二NMOS管的漏极、第二PMOS管的漏极及第二可变电容的第二端连接，所述第二可变电容的第二端为正向输出端。
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其中，所述相位插值电路包括：4个NMOS管和4个PMOS管，
[0031] 第一PMOS管的源极与第二PMOS管的源极、第三PMOS管的源极、第四PMOS管的源极及电源端VDD分别连接，第一NMOS管的源极与第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极及接地端VSS分别连接，第一PMOS管的漏极与第一NMOS管的漏极、第三PMOS管的漏极及第三NMOS管的漏极分别连接，第二PMOS管的漏极与第二NMOS管的漏极、第四PMOS管的漏极及第四NMOS管的漏极分别连接，所述第一PMOS管的栅极和第一NMOS管的栅极连接后作为第一输入端，所述第二PMOS管的栅极和第二NMOS管的栅极连接后作为第二输入端，所述第三PMOS管的栅极和第三NMOS管的栅极连接后作为第三输入端，所述第四PMOS管的栅极和第四NMOS管的栅极连接后作为第四输入端，所述第二PMOS管的漏极作为第一输出端，所述第一PMOS管的漏极作为第二输出端。[0032] 其中，所述相位校准电路包括：4个结构相同的相位校准子电路，所述相位校准子电路均具有两个输入端和两个输出端，[0033] 每个相位校准子电路均包括：正向校准电路、负向校正电路和校准阵列；[0034] 所述正向校准电路包括：2个NMOS管和2个PMOS管；第一NMOS管的栅极和第一PMOS管的栅极相连后作为第一输入端，第一PMOS管的源极与第二PMOS管的源极及电源端VDD分别连接，所述第一NMOS管的源极与第二NMOS管的源极及接地端VSS分别连接，第一PMOS管的漏极与第一NMOS管的漏极、第二PMOS管的栅极及第二NMOS管的栅极分别连接，第二PMOS管的漏极和第二NMOS管的漏极相连后作为第一输出端；[0035] 所述负向校准电路包括：2个NMOS管和2个PMOS管；第三NMOS管的栅极和第三PMOS管的栅极相连后作为第二输入端，第三PMOS管的源极与第四PMOS管的源极及电源端VDD分别连接，所述第三NMOS管的源极与第四NMOS管的源极及接地端VSS分别连接，第三PMOS管的漏极与第三NMOS管的漏极、第四PMOS管的栅极及第四NMOS管的栅极分别连接，第四PMOS管的漏极和第四NMOS管的漏极相连后作为第二输出端；
[0036] 所述校准阵列连接于第一NMOS管的漏极和第三NMOS管的漏极之间；[0037] 所述校准阵列包括：4个相互并联且结构相同的子阵列，每个子阵列均包括：2个宽长比相同的NMOS管，所述4个子阵列中的NMOS管的宽长比呈1:2:4:8，设所述子阵列中2个NMOS管分别为第五NMOS管和第六NMOS管，所述第五NMOS管的源极和第六NMOS管的源极相连，所述第五NMOS管的漏极与第六NMOS管的漏极相连，第五NMOS管的栅极与所述第一NMOS管的漏极连接，第六NMOS管的栅极与所述第三NMOS管的漏极连接。[0038] 其中，所述本振信号产生器产生的8路本振信号的占空比为25%且频率范围为100MHz～1.5GHz。[0039] （三）有益效果
[0040] 本发明通过设置2个第二正交电流型混频器，并且在同一时间内所述2个第二正交电流型混频器中只有1个工作，采用切换所述2个第二正交电流型混频器的工作状态的方式来解决相位不确定的问题，实现了相位和增益的精确匹配，提高了谐波抑制比。[0041] 本发明还在本振信号产生器中增加相位插值8相信号产生电路，降低了对输入本振信号的要求。
[0042] 本发明还可通过切换混频器的模式，从而针对不同应用场合，可配置为谐波抑制混频器和非谐波抑制混频器，提高了灵活性。
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附图说明
[0043] [0044] [0045] [0046] [0047] [0048] [0049] [0050] [0051] [0052] [0053] [0054] [0055] [0056] [0057] [0058] [0059] [0060] [0061] [0062] [0063] [0064] [0065] [0066] [0067]
图1是本发明一种实施方式的谐波抑制混频器的结构示意图；图2（a）是8相信号通过两级2分频器产生的电路示意图；图2（b）是第一级2分频器的输入和输出波形图；图2（c）是第二级2分频器的第一种输入和输出波形图；图2（d）是第二级2分频器的第二种输入和输出波形图；图3（a）是正交电流型混频器的示意图；图3（b）是正交电流型混频器的具体结构示意图；图4是图1中的本振信号产生器的结构示意图；图5是图4中的输入级缓冲器的结构示意图；
图6是图4中的相位插值8相信号产生电路的结构示意图；图7（a）是图6中的两阶低通滤波器的示意图；图7（b）是图6中的两阶低通滤波器的具体结构示意图；图8（a）是图6中的相位插值电路的示意图；图8（b）是图6中的相位插值电路的具体结构示意图；图9（a）是图4中的相位校准子电路的结构示意图；图9（b）是图9（a）中的校准阵列的结构示意图；
图10是第1种实施例的谐波抑制混频器的结构示意图；图11是第2种实施例的谐波抑制混频器的结构示意图；图12是第3种实施例的谐波抑制混频器的结构示意图；图13是第4种实施例的谐波抑制混频器的结构示意图；图14是第5种实施例的谐波抑制混频器的结构示意图；图15是第6种实施例的谐波抑制混频器的结构示意图；图16是第7种实施例的谐波抑制混频器的结构示意图；图17是第8种实施例的谐波抑制混频器的结构示意图；图18是第9种实施例的谐波抑制混频器的结构示意图。
具体实施方式
[0068] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。[0069] 图2（a）是8相信号通过两级2分频器产生的电路示意图；图2（b）是第一级2分频器的输入和输出波形图；图2（c）是第二级2分频器的第一种输入和输出波形图；图2（d）是第二级2分频器的第二种输入和输出波形图；如图2（a）所示，8相信号通过4分频器产生，输入信号为差分信号（4*LO：0°,180°），第一级2分频器输出信号为4相正交信号（2*LO：0°,90°,180°,270°），第二级2分频输出信号为8相信号（LO：0°,45°,90°,135°,180°,225°,270°,315°）。
[0070]
第一级2分频器的输入和输出波形如图2（b）所示，0°输出信号上升沿对应于0°输入信号下降沿，由于分频器存在起振时间不确定问题，分频器的0°输出信号可以在
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0°输入信号的第奇数（1,3,5,7）个周期下降沿起振，也可以在第偶数（2,4,6,8）个周期下降沿起振。
[0071] 由于分频器存在起振时间不确定问题，如图2（c）和（d）所示，输出波形存在两种情况。第一种情况，如图2（c）所示，0°输出信号在t时刻开始起振，45°输出信号在t+T/4+2nT时刻开始起振。其中，T为第二级2分频器输入信号的周期，n为自然数。此时的谐波抑制混频器输出信号，如图2（c）所示，基频信号可以相互叠加。第二种情况，如图2（d）所示，0°输出信号在t时刻开始起振，45°输出信号在t+T/4+(2n+1)T时刻开始起振。其中，T为第二级2分频器输入信号的周期，n为自然数。此时的谐波抑制混频器输出信号，如图2（d）所示，基频信号可以相互抵消。两种不同情况下，45°,135°,225°和315°四相信号存在180°相位差，导致相位不确定。
[0072] 图1是本发明一种实施方式的谐波抑制混频器的结构示意图；参照图1，所述谐波抑制混频器包括：2个第一跨导放大器101、102、1个第二跨导放大器103、2个第一正交电流型混频器104、105、2个第二正交电流型混频器106、107和1个本振信号产生器108；[0073] 所述2个第一跨导放大器101、102和2个第一正交电流型混频器104、105一一对应连接，所述第二跨导放大器103与所述2个第二正交电流型混频器106、107分别连接，所述本振信号产生器108产生8路相位为
及
的本振信号，
本实施方式中为了便于说明，故而将设为0°，但并不限定本发明的保所述为预设角度，
护范围；
[0074] 所述跨导放大器101、102、103分别接收射频差分电压信号，将所述射频差分电压信号转换为射频电流信号，并将所述射频电流信号发送至与其连接的正交电流型混频器（即101发送至104,102发送至105,103发送至106和107）；所述正交电流型混频器104、105、106、107接收输入的本振信号及所述射频电流信号，根据所述射频电流信号及本振信号实现混频，以输出4路正交信号；将各个正交电流型混频器所输出的正交信号中对应的每路正交信号分别进行叠加后，作为所述谐波抑制混频器的输出信号；[0075] 所述2个第一正交电流型混频器104、105的本振信号按照下列两组相位顺序分别进行输入：一组相位顺序为
及
[0076]
及另一组相位顺序为
所述2个第二正交电流型混频器106、107的本振信号按照下列两组相位顺序分
及
另一组相位顺序为
别进行输入：一组相位顺序为
及
[0077]
所述第一跨导放大器（即101或102）和第二跨导放大器103之间的增益比例为（2个第一跨导放大器的增益相同，即1：1），在所述谐波抑制混频器运行时，在同一
1∶
时间内所述2个第二正交电流型混频器106、107中只有1个工作。[0078] 为了解决上述相位不确定的问题，由于在同一时间内所述2个第二正交电流型混频器106、107中只有1个工作，本实施方式中，采用切换所述2个第二正交电流型混频器106、107的工作状态的方式来解决相位不确定的问题，实现相位和增益的精确匹配，以提高
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谐波抑制比。
[0079] 图3（a）是正交电流型混频器的示意图；参照图3（a），所述正交电流型混频器104、105、106、107为无源的，并且每个正交电流型混频器均由具有相同结构的I路混频器和Q路混频器组成；
[0080] 设所述射频电流信号的2个输入端为RFP及RFN，并且每个正交电流型混频器接收输入的本振信号均依次为LOIP、LOIN、LOQP及LOQN，则所述I路混频器的输入信号为RFP、RFN、LOIP及LOIN，输出信号为IFIP及IFIN，所述Q路混频器的输入信号为RFP、RFN、LOQP及LOQN，输出信号为IFQP及IFQN。[0081] 图3（b）是正交电流型混频器的具体结构示意图；参照图3（b），所述I路混频器包括：4个电阻201、202、203、204、4个电容211、212、213、214和4个NMOS管221、222、223、224，
[0082] 所述4个电阻201、202、203、204的第一端分别与偏置电压VB连接，所述4个电阻201、202、203、204与4个NMOS管221、222、223、224一一对应，每个电阻的第二端与对应的NMOS管的栅极连接，第一NMOS管221的源极、第二NMOS管222的源极及所述射频电流信号的第一输入端RFP相互连接，所述第三NMOS管223的源极、第四NMOS管224的源极及所述射频电流信号的第二输入端RFN相互连接，所述第一NMOS管221的漏极、第三NOMS管223的漏极及第一正交信号输出端IFIP相互连接，所述第二NMOS管222的漏极、第四NMOS管224的漏极及第二正交信号输出端IFIN相互连接，第一电容211的第一端与第一NMOS管221的栅极连接，所述第二电容212的第一端与第二NMOS管222的栅极连接，所述第三电容213的第一端的第三NMOS管223的栅极连接，所述第四电容214的第一端与所述第四NMOS管224的栅极连接，所述第一电容211的第二端及第四电容214的第二端均与第一本振信号输入端LOIP连接，所述第二电容212的第二端及第三电容214的第二端均与第二本振信号输入端LOIN连接。
[0083] 为便于使得本振信号产生器的输入信号可有多种选择，从而不局限于某种输入信号，优选地，所述本振信号产生器的输入信号为以下两种：第一种为输入信号频率为输出信号频率2倍的2路差分信号，第二种为输入信号频率为输出信号频率1倍的4路正交信号。[0084] 参照图4，所述本振信号产生器包括：第一输入级缓冲器301、2个第二输入级缓冲器302、303、第一级2分频器304、第二级2分频器305、2个中间级缓冲器306、307、相位插值8相信号产生电路308、相位校准电路309、与门阵列电路310和输出级反相器阵列311；[0085] 所述第一输入级缓冲器301、第一级2分频器304、第二级2分频器305、相位校准电路309、与门阵列电路310和输出级反相器阵列311依次连接，所述相位插值8相信号产生电路308与所述第二级2分频器305并联；第一种输入信号（即输入信号频率为输出信号频率2倍的2路差分信号）由所述第一输入级缓冲器301进行缓存后，再经过所述第一级2分频器304，以产生输出信号频率1倍的4路正交信号，产生的4路正交信号分别送入所述第二级2分频器305和相位插值电路308，所述第二级2分频器305和相位插值8相信号产生电路308分别产生8相信号，所述第二级2分频器305和相位插值8相信号产生电路308所产生的8相信号对应叠加后，被依次送入所述相位校准电路309、与门阵列电路310和输出级反相器阵列311，以产生所述8路相位为
及
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的本振信号；
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所述2个第二输入级缓冲器302、303的输出端与2个中间级缓冲器306、307的
输入端一一对应连接，所述2个第二输入级缓冲器302、303的输出端与所述相位校准电路309的输入端连接，所述2个中间级缓冲器306、307的输出端与所述相位校准电路309连接；第二种输入信号（即输入信号频率为输出信号频率1倍的4路正交信号）由所述2个第二输入级缓冲器302、303进行缓存后，再分别送入所述2个中间级缓冲器306、307和相位插值8相信号产生电路308，所述相位插值8相信号产生电路308产生8路相位为
及
的信号，所述2个
第二中间级缓冲器306、307缓存后的4路信号分别与所述相位插值8相信号产生电路308产生的相位为
的4路信号一一对应叠加，叠加后的4路
信号及未进行叠加的4路信号依次送入所述相位校准电路309、与门阵列电路310和输出级反相器阵列311，以产生所述8路相位为
及
[0087]
的本振信号。
参照图5，所述输入级缓冲器301、302、303，包括：结构相同正向和负向两条并行缓冲器和反相器421、422，正向缓冲器包括：NMOS管402、405、407，PMOS管401、404、406和电阻403，其中，PMOS管401的源极连接电源端VDD，栅极与NMOS管402的栅极连接，漏极与NMOS管402的漏极相连；NMOS管402的源极与接地端VSS相连，电阻403一端连接NMOS管402，PMOS管401的栅极，另一端连接NMOS管402和PMOS管401的漏极，同时连接NMOS管405和PMOS管404的栅极。其中，PMOS管404的源极接电源端VDD，栅极与NMOS管405的栅极连接，漏极与NMOS管405的漏极相连；NMOS管405的源极与接地端VSS相连。其中，PMOS管406的源极接电源端VDD，栅极与NMOS管407的栅极连接，漏极与NMOS管407的漏极相连；NMOS管407的源极接地VSS。[0088] 反向缓冲器包括：NMOS管412、415、417，PMOS管411、414、416和电阻413，连接关系与正向缓冲器一致，故此处不再赘述；反相器421、422的输入端和输出端彼此反相连接，同时分别连接到NMOS管407与PMOS管407的栅极和NMOS管417与PMOS管417的栅极。[0089] 参照图6，所述相位插值8相信号产生电路308包括：2个两阶低通滤波器501、502和4个相位插值电路503、504、505、506，每个两阶低通滤波器的2个输出端均与所述相位插值电路的输入端连接。[0090] 参照图7（a）～7（b），所述两阶低通滤波器包括：结构相同的正向两阶低通滤波器和负向两阶低通滤波器；
[0091] 所述正向两阶低通滤波器包括：2个PMOS管601、606、2个NMOS管602、607、1个电容603、2个电阻604、608和2个可变电容605、609，所述电容603的第一端为正向输入端VIP，电容603的第二端与第一PMOS管601的栅极、第一NMOS管602的栅极及第一电阻604的第一端分别连接，所述第一电阻604的第二端与第一PMOS管601的漏极、第一NMOS管602的漏极、第一可变电容605的第一端、第二电阻608的第一端、第二PMOS管606的栅极及第二NMOS管607的栅极分别连接，所述第一PMOS管601的源极、第二PMOS管606的源极和电源端VDD相互连接，所述第一NMOS管602的源极与第一可变电容605的第二端、第二NMOS管607的源极、第二可变电容609的第一端及接地端VSS分别连接，所述第二电阻608的第二端与第二NMOS管607的漏极、第二PMOS管606的漏极及第二可变电容609的第二
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端连接，所述第二可变电容609的第二端为正向输出端VOP；[0092] 所述负向两阶低通滤波器包括：2个PMOS管611、616、2个NMOS管612、617、1个电容613、2个电阻614、618和2个可变电容615、619，结构与正向两阶低通滤波器相同，故而此处不再赘述。
[0093] 参照图8（a）～8（b），所述相位插值电路包括：4个NMOS管702、704、706、708和4个PMOS管701、703、705、707，
[0094] 第一PMOS管701的源极与第二PMOS管703的源极、第三PMOS管705的源极、第四PMOS管707的源极及电源端VDD分别连接，第一NMOS管702的源极与第二NMOS管704的源极、第三NMOS管706的源极、第四NMOS管708的源极及接地端VSS分别连接，第一PMOS管701的漏极与第一NMOS管702的漏极、第三PMOS管705的漏极及第三NMOS管706的漏极分别连接，第二PMOS管703的漏极与第二NMOS管704的漏极、第四PMOS管707的漏极及第四NMOS管708的漏极分别连接，所述第一PMOS管701的栅极和第一NMOS管702的栅极连接后作为第一输入端IP1，所述第二PMOS管703的栅极和第二NMOS管704的栅极连接后作为第二输入端IN1，所述第三PMOS管705的栅极和第三NMOS管706的栅极连接后作为第三输入端IP2，所述第四PMOS管707的栅极和第四NMOS管708的栅极连接后作为第四输入端IN2，所述第二PMOS管703的漏极作为第一输出端VON，所述第一PMOS管701的漏极作为第二输出端VOP。
参照图9（a），所述相位校准电路309包括：4个结构相同的相位校准子电路，所述
相位校准子电路均具有两个输入端和两个输出端，[0096] 每个相位校准子电路均包括：正向校准电路、负向校正电路和校准阵列820；[0097] 所述正向校准电路包括：2个NMOS管802、804和2个PMOS管801、803；第一NMOS管802的栅极和第一PMOS管801的栅极相连后作为第一输入端VIP，第一PMOS管801的源极与第二PMOS管803的源极及电源端VDD分别连接，所述第一NMOS管802的源极与第二NMOS管804的源极及接地端VSS分别连接，第一PMOS管801的漏极与第一NMOS管802的漏极、第二PMOS管803的栅极及第二NMOS管804的栅极分别连接，第二PMOS管803的漏极和第二NMOS管804的漏极相连后作为第一输出端VOP；[0098] 所述负向校准电路包括：2个NMOS管812、814和2个PMOS管811、813；第三NMOS管812的栅极和第三PMOS管811的栅极相连后作为第二输入端VIN，第三PMOS管811的源极与第四PMOS管813的源极及电源端VDD分别连接，所述第三NMOS管812的源极与第四NMOS管814的源极及接地端VSS分别连接，第三PMOS管811的漏极与第三NMOS管812的漏极、第四PMOS管812的栅极及第四NMOS管814的栅极分别连接，第四PMOS管812的漏极和第四NMOS管814的漏极相连后作为第二输出端VON；
[0099] 所述校准阵列820连接于第一NMOS管802的漏极和第三NMOS管812的漏极之间；
[0100] 参照图9（b）所述校准阵列820包括：4个相互并联且结构相同的子阵列，每个子阵列均包括：2个宽长比相同的NMOS管，所述4个子阵列中的NMOS管的宽长比呈1:2:4:8（比例1:2:4:8中，“1”代表NMOS管821及NMOS管822所组成的子阵列，“2”代表NMOS管823及NMOS管824组成的子阵列，“4”代表NMOS管825及NMOS管826组成的子阵列，“8”代表NMOS管827及NMOS管828组成的子阵列），设所述子阵列中2个NMOS管分别为第五
[0095]
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NMOS管和第六NMOS管，所述第五NMOS管的源极和第六NMOS管的源极相连，所述第五NMOS管的漏极与第六NMOS管的漏极相连，第五NMOS管的栅极与所述第一NMOS管802的漏极连接，第六NMOS管的栅极与所述第三NMOS管812的漏极连接。[0101] 为进一步提高谐波抑制混频器的谐波抑制比，优选地，所述本振信号产生器108产生的8路本振信号的占空比为25%且频率范围为100MHz～1.5GHz。
实施例1
[0103] 图10是第1种实施例的谐波抑制混频器的结构示意图；参照图10，当25%占空比8相本振信号产生器108输出波形如图2（c）所示时，跨导放大器101、102、103和正交电流型混频器104、105、106工作，实现谐波抑制混频器。[0104] 实施例2
[0105] 图11是第2种实施例的谐波抑制混频器的结构示意图；参照图11，当25%占空比8相本振信号产生器108输出波形如图2（d）所示时，跨导放大器101、102、103和正交电流型混频器104、105、107工作，实现谐波抑制混频器。[0106] 实施例3
[0107] 图12是第3种实施例的谐波抑制混频器的结构示意图；参照图12，当不需要混频器具有谐波抑制能力时，跨导放大器102和正交电流型混频器105工作，实现普通混频器。[0108] 实施例4
[0109] 图13是第4种实施例的谐波抑制混频器的结构示意图；参照图13，当25%占空比8相本振信号产生器108输入信号频率为输出信号频率2倍的差分信号时，当输出信号为750MH～1.5GHz频率范围的8相信号时，输入级缓冲器301，第一级2分频器304，相位插值电路308，相位校准电路309，与门阵列电路310和输出级反相器阵列311工作。[0110] 实施例5
[0111] 图14是第5种实施例的谐波抑制混频器的结构示意图；参照图14，当25%占空比8相本振信号产生器108输入信号频率为输出信号频率2倍的差分信号时，当输出信号为100MH～750MHz频率范围的8相信号时，输入级缓冲器301，第一级2分频器304，第二级2分频器305，相位校准电路309，与门阵列电路310和输出级反相器阵列311工作。[0112] 实施例6
[0113] 图15是第6种实施例的谐波抑制混频器的结构示意图；参照图15，当25%占空比8相本振信号产生器108输入信号频率为输出信号频率2倍的差分信号时，当输出信号为100MH～1.5GHz频率范围的4相正交信号时，输入级缓冲器301，第一级2分频器304，中间级缓冲器306,307，相位校准电路309，与门阵列电路310和输出级反相器阵列311工作。
[0102]
实施例7
[0115] 图16是第7种实施例的谐波抑制混频器的结构示意图；参照图16，当25%占空比8相本振信号产生器108输入信号频率为输出信号频率1倍的正交信号时，当输出信号为750MH～1.5GHz频率范围的8相信号时，输入级缓冲器302、303，相位插值电路308，相位校准电路309，与门阵列电路310和输出级反相器阵列311工作。[0116] 实施例8
[0117] 图17是第8种实施例的谐波抑制混频器的结构示意图；参照图17，当25%占空比8相本振信号产生器108输入信号频率为输出信号频率1倍的正交信号时，当输出信号为
[0114]
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100MH～750MHz频率范围的8相信号时，输入级缓冲器302、303，第二级2分频器305，相位校准电路309，与门阵列电路310和输出级反相器阵列311工作。[0118] 实施例9
[0119] 图18是第9种实施例的谐波抑制混频器的结构示意图；参照图18，当25%占空比8相本振信号产生器108输入信号频率为输出信号频率1倍的正交信号时，当输出信号为100MH～1.5GHz频率范围的4相正交信号时，输入级缓冲器302、303，中间级缓冲器306、307，相位校准电路309，与门阵列电路310和输出级反相器阵列311工作。[0120] 以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
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说 明 书 附 图
图1
图2（b）
图2（c）
图3（a）
16
1/8页
图2（a）
图2（d）
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说 明 书 附 图
2/8页
图3（b）
图4
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说 明 书 附 图
3/8页
图5
图6
图7（a）
18
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说 明 书 附 图
4/8页
图8（a）
图7（b）
图8（b）
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说 明 书 附 图
5/8页
图9（b）
图9（a）
图10
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说 明 书 附 图
6/8页
图11
图12
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说 明 书 附 图
7/8页
图13
图14
图15
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说 明 书 附 图
8/8页
图16
图17
图18
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