全数字锁相环

文章编号：1007-0249 (2005) 02-0142-04

基于双边沿触发计数器的低功耗全数字锁相环的设计*

单长虹， 陈忠泽， 单健

（南华大学 电气工程学院，湖南 衡阳 421001）

摘要：提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功耗的要求出发，阐述了双边沿触发计数器的设计思想，提出了用双边沿触发计数器替代传统数字序列滤波器中的单边沿触发计数器的锁相环设计方案，以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系统的功耗；同时在环路中采用自动变模控制技术，以加快环路的锁定速度，减少相位抖动。最后采用EDA技术进行了该全数字锁相环的设计与实现，理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。

关键词：低功耗；双边沿触发计数器；电子设计自动化（EDA）；全数字锁相环；VHDL 中图分类号：TP331；TN391.9 文献标识码：A

1 引言

微电子领域在本世纪最现实、最迫切的发展方向是由集成电路（IC）向集成系统（IS）方向的转变。由于系统芯片（SoC：system on chip）的集成密度高、芯片尺寸大、工作速度快，使得系统的功耗迅速增加。过大的功耗已成为超大规模集成电路继续发展的一个重大障碍。因此，研究各个层次的高性能、低功耗的设计方法，探索新型的高性能、低功耗电路形式，是一个十分重要的研究课题。

在CMOS电路功耗中决定性的一项来自于电路对给定结点电容的充放电[1]。与此相应的功耗可由下式表示：

2

fCLKESW （1） P=0.5CLVDD式中CL为该结点的物理电容，VDD为电源电压，fCLK为时钟频率，ESW（称为开关活动性）是每个时钟周期中的平均输出跳变数。

近年来的研究表明，对电路内部结点电容的充放电而产生的动态功耗是CMOS电路中功耗的主要部分，约占集成电路功耗的70~90%[1]。根据式（1）功耗的表达式可知，从SoC设计的角度出发，降低时钟工作频率fCLK、减少电路开关活动性ESW、将能大幅度降低电路的总功耗。事实上，在一般的数字系统中均存在冗余现象，这主要表现在以下二个方面：1）时钟信号是唯一的一直在跳变的信号，但传统的触发器或时序逻辑功能器件仅对时钟某个特定的跃变方向（上升沿或下降沿）敏感，从而表现为单边沿触发器件。这样，另一方向上的时钟跃变便是一种冗余跳变，而它对应的大量功耗也纯属浪费。若时序逻辑器件对时钟信号的两个跳变沿均能敏感，则在保持原有数据处理频率的条件下，时钟信号的频率可以减半。因此，时钟信号一半为冗余的无效功耗便可消除；2）一个数字系统是由许多电路模块组成，如果系统中某一部分电路在某一段时间内对整个系统的功能不起作用，则它就是冗余的。若在对应的时间内使该部分电路停止工作，便可大幅减少电路的开关活动性，降低集成电路的功耗。

有关双边沿触发器的设计和低功耗数字电路的设计已有文献报道[2~5]。本文将着重于研究双边沿触发计数器的设计方案，并将该类计数器应用于DPLL的系统设计，提出了低功耗、快速锁定全数字锁相环的系统结构，采用超高速集成电路硬件描述语言（VHDL：Very High Speed Integrated Circuit Hardware Description Language）进行了系统设计。 * 收稿日期：2004-10-20 修订日期：2004-12-07

基金项目：湖南省教育厅科研基金项目（02C370）；湖南省自然科学基金资助项目（04JJ40045）

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2 双边沿触发计数器

计数器是数字系统中广泛应用的时序逻辑器件。传统的计数器仅对时钟信号的上升沿或下降沿敏感，表现为单边沿触发计数器。对于上升沿触发的同步计数器而言，当时钟信号clk=1时，各触发器的输出状态可能发生翻

图1 双边沿触发计数器

的逻辑结构框图

转，计数器处于计数状态；当clk=0时，各触发器的输出状态保持不变，计数器处于保持状态。而对于下降沿触发的同步计数器而言，当clk=0时，计数器处于计数状态；当clk=1时，计数器处于保持状态。

如果将上述单边沿触发的计数器分别设计成上升沿触发的偶数计数器和下降沿触发的奇数计数器，并把两个计数器接成并联形式，则两个计数器在时钟clk的作用下交替处于计数状态和保持状态。最后，将奇、偶计数器的输出端接数据选择器MUX，用clk作为选通控制信号，其逻辑结构如图1所示。这样，当clk=0时，奇计数器处于计数状态，偶计数器处于保持状态，数据选择器MUX输出偶计数数据；当clk=1时，偶计数器处于计数状态，奇计数器处于保持状态，数据选择器MUX输出奇计数数据。于是，在clk的控制下，输出端得到完整的计数数据。这种并联结构的计数器在clk=0、1时都能够计数，计数器的状态在时钟脉冲的上升沿和下降沿均可以改变，从而实现了双边

沿触发计数器的功能。

根据上述双边触发计数器的设计思想，采用VHDL进行具体设计，

图2 单边沿触发、双边沿触发同步计数器的仿真波形

利用XILINX公司的ISE

软件进行设计综合，并使用Modelsim软件做了计算机仿真。最后，采用XILINX公司的FPGA器件进行了硬件验证。仿真与硬件验证结果表明，本文设计的双边沿触发计数器具有正确的逻辑功能和实用价值。图2是单边沿触发同步计数器与双边沿触发同步计数器的仿真波形。图2中clk1、cq1和clk2、cq2分别表示单边沿触发与双边沿触发计数器的时钟及输出。从图2可见，在保持相同计数速率的条件下，双边沿触发计数器的时钟频率降低了一半。

单边沿触发器的功耗为：P1=CV2f。采用上述并行设计，用两个奇、偶计数模块代替原来的单一计数模块，由于增加了一个计数模块和数据选择器，整个负载电容为2.2C，每个计数模块的工作频率为1/2f，随着频率降低工作电压可下调为原来电压的60%[6]，那么该并行结构的双边沿触发计数器的功耗为：

（2） P2=2.2C×(0.6V)2×(0.5f)=0.4P1

由此可见：双边沿触发计数器在保持原有电路性能的情况下，减少了60%的功耗。

3 低功耗、快速锁定全数字锁相环

图3 低功耗、快速锁定全数字锁相环的系统结构

低功耗、快速锁定全数字锁相环的系统结构如图3所示。鉴相器采用D触发器，其输出ue反映输入信号ui与输出信号uo（uo=uf）之间的相位关系。当uo超前ui时，ue为高电平，uo滞后ui时，ue为低电平。数字序列滤波器是由计数模数K可变的双边沿触发可逆计数器构成。若ue为低电平时可逆计数器作加计数，ue为高电平时可逆计数器作减计数。当加计数达到K时产生一个进位脉冲作为“加”指令，当减计数达到K时产生一个借位脉冲作为“扣”指令。时钟序列控制器是由控制脉冲变换电路和门控电路组成。它的功能是确保当收到“加”指令时，在本地高速时钟f0序列中插入一个脉冲，当收到“扣”指令时，则在f0序列中扣除一个脉冲。该控制器的输出为受控本地高

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速时钟序列um，再经除M分频后，便可对输出信号uo的相位进行调整。经环路的反复调整，使uo与ui的相位差不断减少，最终达到锁定状态。

为了提高全数字锁相环的锁定速度，本系统增加了一个自动变模控制器[7]。该控制器由失锁检测电路和模数控制电路组成，其功能是根据失锁检测电路产生的量化相位误差信号qo，自动产生相应的模数mo，去调节双边触发可逆计数器的k值。同时，当环路锁定时，发出相应的锁定标志信号suo。由于双边触发可逆计数器的模数K可调，因此在相位锁定过程中，可以通过调节K值的变化，实现对环路带宽的时实控制，提高锁定速度。若ui与uo的相位差较大时，K取较小值，“加”、“扣”脉冲控制信号出现的频率高，可以加快相位调整速度；若ui与uo的相位差较小时，K取较大值，可避免在临近锁定时出现大幅振荡而造成延迟锁定或甚至不能锁定。

为了降低锁相系统的功耗，本系统采用双边沿触发可逆计数器作为数字序列滤波器。该可逆计数器是采用并行设计技术，将单边沿触发的可逆奇计数器与单边沿触发的可逆偶计数器并联，再经组合控制电路输出完整的可逆计数数据，其设计思想与双边沿触发同步计数器的设计大同小异。因此，该并行结构的双边沿触发可逆计数器的功耗计算与式（2）相同。所以，双边沿触发可逆计数器在保持原有电路性能的条件下，与单边沿触发可逆计数器相比，也降低了60%的功耗。

对环路系统作进一步的分析可知，数字序列滤波器只是在环路失锁时起相位调整作用，而在环路锁定期间则不再需要进行相位调整。相反，当环路处于锁定状态时，若可逆计数器仍然连续计数，将会产生周期性的“加”、“扣”指令，这反而会导致环路的输出信号出现相位抖动（或称脉动误差）。因此，在环路锁定期间，该数字序列滤波器纯属冗余电路。本系统利用自动变模控制器产生的锁定标志信号suo去控制双边沿触发可逆计数器的计数使能端。当环路失锁时，suo=0，允许计数；当环路锁定时，suo=1，禁止计数。这样，在环路锁定时，既可减少电路的开关活动性，降低系统的功耗，又可消除相位抖动。而且，在环路失锁时，能够迅速启动数字序列滤波器进行相位调整，实现快速锁定。

本锁相系统中自动变模控制器内计数器的功能，是通过对本地高速时钟计数而产生量化相位误差数值，其计数使能是由测量相位差大小的门控信号ua（见图4）控制的。随着锁相过程中相位差的缩小，门控信号的脉冲宽度迅速变窄，计数器的计数次数也随之减少，即电路的开关活动性呈快速下降趋势。因此，该电路本身的功耗较低。另一方面，由于增加了自动变模控制器，不仅使系统的锁定速度大大提高，同时也大大缩短了数字序列滤波器的工作时间。即减少了可逆计数器电路的开关活动性，使系统的整体功耗下降。

4 系统仿真

图4 低功耗、快速锁定全数字锁相环的系统仿真波形

根据低功耗、快速锁定全数字锁相环的系统结构，采用自顶向下的模块化设计方法，用VHDL对整个系统进行了设计，并进行了系统仿真。图4是该锁相环的系统仿真波形。图中clkin表示时钟信号，reset表示系统复位信号，ue表示鉴相器的输出信号，jia表示“加”指令，kou表示“扣”指令，ui表示环路的输入信号，uo表示环路的输出信号，ua表示ui与uo相位差大小的门控信号，qo表示量化相位误差信号，suo表示环路锁定标志信号。系统仿真的有关参数如下：f0 =100MHz，M=64。当qo>20时，K=23；当5系统仿真结果表明，本文设计的全数字锁相环能够通过自动调节双边沿触发可逆计数器（即数字序列滤波器）的模数K，实现对环路带宽的时实控制，提高了锁相速度。而且该锁相系统的时钟频率降低了一半。另外，为了减少电路的开关活动性及消除相位抖动，本系统的数字滤波器在环路锁定期

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间停止工作。但是若外界出现强干扰（仿真中利用系统复位信号reset产生），使相位误差大于5%而造成环路失锁时，该数字滤波器能立即启动，开始调整相位，并迅速使系统重新回到锁定状态。

5 结束语

本文提出的双边沿触发计数器具有正常的计数功能，其设计思想可应用于各种同步计数器的设计，并有实用价值。该类计数器可以作为IP模块广泛应用于数字集成系统的设计。基于双边沿触发计数器的全数字锁相环在保持原有系统性能的条件下，从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面有效地减少了系统的总功耗。采用自动变模控制技术与控制冗余电路相结合，能够实现对环路带宽的时实控制，大大提高了锁定速度，并消除了缩短捕捉时间与减小相位抖动之间的矛盾。该锁相环也可作为IP模块应用于SoC的设计。 参考文献：

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作者简介：单长虹（1957-），男，湖南衡阳，汉族，副教授，主要从事数字系统集成和EDA技术的教学和研究；

陈忠泽（1970-），男，湖南邵阳，汉族，博士，副教授，主要从事智能控制的研究；单健（1975-），男，湖南衡阳，汉族，讲师，主要从事数字系统集成和EDA技术的教学和研究。

Design of low power all digital phase-locked loop

based on double edge triggered counter

SHAN Chang-hong, CHEN Zhong-ze, SHAN Jian

( College of Electronic Engineering, Nanhua University, Hengyang 421001, China )

Abstract: A design method for all DPLLs that with low power cost and high phase locked velocity has been proposed. Starting from the demand of eliminating inefficient power dissipation that caused by the redundant toggles of the clock and circuit itself, we firstly set forth the design ideas of double edge triggered (DET) counter, and then propose an all DPLL design scheme that adopts DET counter instead of conventional single edge triggered (SET) one. Thus system power dissipation has been evidently reduced by lowering frequency of system clock and voltage of power supply and restraining on-off activities of redundancy circuits. At the same time, a variable module control algorithm was adopted in the loop to enhance its lock velocity and reduce phase twittering. Finally, an all DPLL was designed and implemented by EDA technology. Both theoretic analysis and experiment results demonstrate that power dissipation of the all DPLL system based on this type of DET counter can be evidently reduced and its phase locked velocity can be consumedly enhanced as well.

Key words: low power; double edge triggered counter; EDA; all DPLL; VHDL