Synopsys推荐设计流程 Source Code Verilog/VHDL源代码 设计规范检查 IP库 设计规范库 1. LEDA 仿真IP 仿真验证 25. DesignWare：与工艺无关的可综合库，和仿真IP库可实现 IP 仿真 2. VCS、3. Scirocco 测试平台、向量自动生成 4. VERA 设计综合 ≤0.18um 5.Physical Compiler 6.ClockTree Compiler 综合库 0.18－0.35um 7.DC-Expert 8. DC-Ultra 可测性设计 9. DFT Compiler 低功耗设计 10. Power Compiler FPGA综合 11. FPGA Compiler II 版图库 0.18 0.25 0.35 标准单元库 RAM ROM 工艺文件 IO 测试向量 24. TetraMAX ATPG ≤0.18um 14. Astro Test Vector Netlist 静态验证 静态时序分析 12. PrimeTime 形式验证 布局布线 0.18－0.35um 15. Apollo 功耗、电漂移、 串扰分析优化 16. Mars-Rail 17. Mars-Xtalk 13. Formality 全定制设计环境 版图物理 验证 LVS，DRC 20. Hercules 逻辑图 18. CosmosSE 版图 19. CosmosLE 互连线参数提取 23. ST-RCXT 电路仿真 高速 大规模 21. NanoSim(ST-SimXT) 高精度 22. ST-Hspice 后端设计 GDS-II
